استاندارد SPHBM4 نهایی شد؛ پهنای باند HBM4 روی بستر ارزان‌تر آلی

JEDEC، نهاد جهانی استانداردسازی میکروالکترونیک، استاندارد SPHBM4 را نهایی و منتشر کرد؛ مشخصه‌ای که وعده می‌دهد پهنای باند در کلاس HBM4 را روی بسترهای آلی (organic substrate) ارزان‌تر و فراوان‌تر پیاده کند. هم‌زمان، JEDEC دستورالعمل‌های تازه‌ای برای قابلیت اطمینان نیم‌هادی‌های قدرت مبتنی بر SiC منتشر کرده و مجمع «معماری‌های حافظه هوش مصنوعی» را برای ۱۵ اکتبر در سئول برنامه‌ریزی کرده است.

#چه اتفاقی افتاده است؟

بر اساس پوشش هفتگی صنعت نیم‌هادی (۱۷ اوت)، JEDEC در میانه ماه اوت SPHBM4 را نهایی کرده است. این استاندارد در کنار HBM4 تعریف می‌شود؛ HBM4 نسل بعد حافظه با پهنای باند بالا است که رابط ۲۰۴۸ بیتی و پهنای باند بیش از ۲ ترابایت بر ثانیه به ازای هر پشته (stack) دارد. SPHBM4 همان هدف پهنای باند را دنبال می‌کند، اما با تغییر کلیدی در بستر: استفاده از سابستریت آلی به‌جای بسترهای پیشرفته و گران‌قیمت فعلی.

همراه با این استاندارد، رهنمودهای جدید قابلیت اطمینان برای قطعات قدرت SiC نیز منتشر شده که اهمیت آنها با گسترش دیتاسنترهای پرمصرف و خودروهای برقی رو به افزایش است.

تصویر داخلی: استاندارد SPHBM4 نهایی شد؛ پهنای باند HBM4 روی بستر ارزان‌تر آلی — JEDEC

#جزئیات فنی

HBM کلاسیک برای رسیدن به پهنای باند چندترابایتی، به اینترپوزر سیلیکونی و پکیجینگ پیشرفته ۲.۵بعدی وابسته است؛ همان فناوری‌هایی که ظرفیت محدود و قیمت بالایی دارند و امروز یکی از اصلی‌ترین گلوگاه‌های عرضه شتاب‌دهنده هوش مصنوعی‌اند. بستر آلی در مقابل، بلوغ زنجیره تأمین بسیار بالاتری دارد؛ همان بستری که در PCBهای پیشرفته و پکیج‌های معمولی دهه‌هاست تولید انبوه می‌شود.

اگر SPHBM4 بتواند پهنای باند کلاس HBM4 — یعنی رابط ۲۰۴۸ بیتی و بیش از ۲ ترابایت بر ثانیه بر پشته — را روی چنین بستری حفظ کند، عملاً هزینه و کمبود پکیجینگ پیشرفته را از معادله حافظه حذف می‌کند. البته چالش فنی ناگفته نمی‌ماند: چگالی مسیرها در بستر آلی پایین‌تر از اینترپوزر سیلیکونی است و حفظ یکپارچگی سیگنال در سرعت‌های بالا، مهندسی دقیقی می‌طلبد؛ به همین دلیل SPHBM4 احتمالاً در برخی مشخصات فیزیکی با HBM4 مرجع تفاوت دارد.

#چرا مهم است؟

بحران HBM در یک سال گذشته به یکی از تعیین‌کننده‌ترین متغیرهای اقتصاد هوش مصنوعی تبدیل شده است: قیمت حافظه حتی قیمت کنسول‌های بازی را هم بالا برده است. SPHBM4 می‌تواند نقش «شیر اطمینان» این بحران را بازی کند — نه با افزودن ظرفیت ویفر، بلکه با ارزان‌سازی مرحله بسته‌بندی که امروز بیشترین محدودیت ظرفیتی را دارد.

از منظر رقابتی نیز این استاندارد برای سازندگان سیلیکون سفارشی و شتاب‌دهنده‌های میان‌رده هوش مصنوعی حیاتی است؛ کسانی که به سهمیه‌های گران HBM استاندارد دسترسی ندارند. اگر طراحی‌های SPHBM4 به تولید انبوه برسد، شکاف قیمت میان شتاب‌دهنده‌های رده‌بالا و میان‌رده می‌تواند کمتر شود. مجمع اکتبر سئول نیز نشان می‌دهد JEDEC می‌داند جنگ بعدی در حوزه حافظه، روی معماری و اکوسیستم است، نه فقط روی سرعت خام.

از منظر زنجیره تأمین نیز باید به نقش سازندگان سابستریت آلی اشاره کرد؛ شرکت‌هایی که سال‌ها در بازار پکیج‌های معمولی حاشیه سود نازکی داشته‌اند و حالا با SPHBM4 فرصتی برای ورود به پرسودترین بخش بازار حافظه پیدا می‌کنند. اگر این استاندارد پذیرفته شود، بخشی از ارزش افزوده که امروز در انحصار معدود تولیدکنندگان اینترپوزر و پکیجینگ پیشرفته است، به بخش گسترده‌تری از زنجیره توزیع خواهد شد و همین توزیع مجدد، به کاهش ریسک تمرکز زنجیره تأمین هوش مصنوعی کمک می‌کند.

همچنین نباید از کنار بخش SiC این اعلامیه بی‌تفاوت گذشت؛ رهنمودهای قابلیت اطمینان نیم‌هادی‌های قدرت کاربید سیلیکون، پاسخی است به نگرانی فزاینده صنعت درباره طول عمر این قطعات در اینورترها و منابع تغذیه دیتاسنتر. وقتی رک‌های هوش مصنوعی هر کدام صدها کیلووات برق مصرف می‌کنند، اطمینان از سلامت زنجیره تغذیه به همان اندازه حیاتی است که سلامت خود شتاب‌دهنده‌ها. JEDEC با انتشار هم‌زمان این دو سند، در واقع هر دو سمت معادله انرژی-محاسبات را پوشش داده است.

#اعداد و ارقام

• رابط HBM4: ۲۰۴۸ بیت؛ پهنای باند بیش از ۲ ترابایت بر ثانیه به ازای هر پشته
• زمان تقریبی انتشار SPHBM4: میانه اوت ۲۰۲۶ (پوشش در هفته ۱۷ اوت)
• مجمع JEDEC «معماری‌های حافظه هوش مصنوعی»: ۱۵ اکتبر ۲۰۲۶، سئول
• هم‌زمان منتشر شد: رهنمودهای قابلیت اطمینان SiC

#منابع

• JEDEC
• OriginBrief Semiconductor Weekly